■ 主要構成

第１篇　強誘電体材料と成膜技術の最前線

第１章　各種成膜技術の最近の展開

第２章　ゾル・ゲル材料と成膜装置

第３章　CVD材料と成膜装置

第４章　スパッタターゲット材料と成膜装置

第２篇　新しい強誘電体薄膜キャパシタ技術

第１章　期待されるキャパシタ特性と作製技術

第２章　薄膜キャパシタの評価とシミュレーション技術

第３章　最近のキャパシタ技術の進展

第４章　微細加工技術

第３篇　これからの強誘電体メモリ集積化技術

第１章　ULSI技術からみた強誘電体メモリプロセスの問題点

第２章　各種セル構造と最近の展開

第３章　水素対策技術

第４章　強誘電体メモリの現状と今後の技術課題

■ 内容目次

1. 溶液塗布法の最近の展開
2. 新しい塗布溶液
3. 量産用溶液塗布装置の発展
4. CVD法の最近の発展
5. スパッタターゲットと成膜装置の最近の発展

1. 溶液塗布法とは
   1.1　他成膜法と比較した場合の位置付け
   1.2　ゾル・ゲル液とMOD派との違い
2. 量産化に堵ける技術的ポイント
   2.1　第1の技術的ポイント
   2.2　第2の技術的ポイント
3. 今後の課題
   3.1　高集積度化のための表面モフォロジィーのさらなる改良
   3.2　結晶化温度の低減化
   3.3　耐還元性の向上
4. 薄膜化
5. 感光性塗布液の開発

1. 開発コンセプト
2. 装置構成
   2.1　インデクサ（ID）
   2.2　搬送ロボット（TR）
   2.3　スピンゴータ（SC）
   2.4　薬液キャビネット（CH）
   2.5　ぺーク（HP等）
   2.6　FFU、安全仕様、その他
3. プロセス
   3.1　スピンコート
   3.2　べークとスループット
   3.3　結晶化アニール
4. 塗布特性
   4.1　膜厚均一性
   4.2　表面パーティクル

1. スタック・セルのプロセス課題
2. 最新Y-1技術
3. プロセスシーケンス制御
4. 強誘電体FFT

1. 新規成膜材料（SBT及びSBN薄膜前駆体）の合成
2. SBT薄膜の低温結晶化と強誘電体特性

1. 強誘電体での問題点
   1.1　組成の制御
   　1.1.1　成膜法の検討
   　1.1.2　SBT薄膜での組成の影響
   1.2　化学状態の制御
2. 結晶化過程の制御
   2.1　異相の抑制
   2.2　過剰Biの役割
   2.3　過剰Bi対策
   2.4　ゾル・ゲル法による化学量論値化の検討

1. 蒸気圧の測定と開発品
   1.1　Sr（dpm）2
   1.2　Sr［Ta（OEt）6］2、Sr［Ta（OiPr）6］）2
   1.3　Ba2Sr（dpm）6+BaSr2（dpm）6
   1.4　Bi（OtAm）3
   1.5　Ru（EtCp）2
2. 把持昇華型の供給方式
   2.1　安定供給
   2.2　高純度

1. MOCVD用の成膜材料とその特徴
   1.1　MOCVD法に用いる原料
   　1.1.1　MOCVD法−BSTの現状
   　1.1.2　MOCVD法−PZTの現状
   　1.1.3　MOCVD法−SBT、Y-1の現状
2. 誘電体薄膜材料の排ガスの除害処理方法
3. 今後の技術課題

1. PLZT薄膜作製用MOCVD原料とその特性
2. BST薄膜作製用MOCVD原料とその特性
3. SBT薄膜作製用MOCVD原料とその特性

1. MOCVD装置
2. ガス系・有機金属供給系
3. 反応チャンバ
4. 排気・除害系
5. 保安装置
6. 量産用MOCVD装置における今後の課題

1. スパッタリングターゲット製造方法の概略
   1.1　ターゲットの材料として要求される特性
   1.2　ターゲットの製造方法
   　1.2.1　PZT製造プロセス
   　1.2.2　SBT製造プロセス
2. セラミックスとしての特性
   2.1　ターゲット組成および密度の均一性
   2.2　粒径の違い
   2.3　X線回折（XRD）
   2.4　曲げ強さ試験および熱衝撃試験
   2.5　熱伝導率
   2.6　PZT昇温脱離ガス質量分析
3. ターゲット密度の違いによるスパッタ特性の変化
4. スパッタにおけるターゲットの問題点

1. FRAM用強誘電体薄膜形成法としてのスパッタリング法
2. PZT系強誘電体スパッタの量産技術の課題
3. 強誘電体量産スパッタ装置と量産スパッタプロセス
   3.1　量産スパッタ装置
   3.2　PZTの高速スパッタ技術
   3.3　PZTスパッタにおける膜組成制御と経時劣化対策
   3.4　PZT薄膜の大口径基板における膜厚、組成均一性
   3.5　PZTスパッタ薄膜キャパシタの強誘電特性
4. SBT薄膜のスパッタリング
5. 今後の開発課題

1. 高集積化のためのキャパシタ基本特性
2. 強誘電体キャパシタの信頼性に関する技術課題
3. キャパシタ作製技術の課題

1. 電気デバイスとしての強誘電体コンデンサ
2. 強誘電体デバイスの成分モデル
3. ヒステリシス・レープの分析
4. 信頼性および強誘電体の成分
5. 強誘電体コンデンサのモデル化
6. 残留分極
7. 誘電分極
8. 空間電荷制限電流

1. FRAM技術開発の始まり
2. FRAM技術の進展に不可欠なインフラストラクチャ
3. FRAM製品の特性および市場の発展
4. FRAMの品質および信頼性
5. FRAMの信術性あるいは品質に関する今後の動向

1. 分極特性モデル
   1.1　分極履歴モデル
   1.2　分極反転モデル
   　1.2.1　アブラミ・石橋モデル
   　1.2.2　MECモデル
2. FeRAMのメモリセル回路の動作解析

1. 強誘電体の基礎物理学
2. NVFRAMの動作
3. 初期の開発
4. 薄膜という回答
5. 解決していない物理学上の問題
6. 薄膜技術
7. 商品化について
8. 高誘電率の材料をべースとしたDRAM
9. 強誘電体材料のその他の用途
10. 未来を見つめて

1. SBT系キャパシタ材料の進展
   1.1　材料設計技術
   1.2　SBT系キャパシタの低電圧特性
2. SBT高集積FeRAM技術
   2.1　高集積化への技術課題
   　2.1.1　強誘電体膜の低温形成
   　2.1.2　強誘電体膜を薄膜化する成膜技術と低電圧化
   　2.1.3　耐還元処理
3. 1T型不揮発性メモリヘの可能性
   3.1　1T型不揮発性メモリとは
   3.2　SBT系材料を用いた1T型不揮発性メモリ

1. 二次元圧縮ひずみによるキュリー温度の上昇
2. エピタキシャルBST膜の作製
3. エピタキシャルBST膜の強誘電特性
4. Si基板上のエピタキシャルBSTキャパシタの作製

1. 実験方法
2. 結果および考察
   2.1　Pt被覆基板上への強誘電体Bi4Ti3O12の薄膜形成技術
   　2.1.1　Pt上に直接形成したBi4Ti3O12薄膜
   　2.1.2　TiO2バッファ層効果
   　2.1.3　ステップ法によるBi4Ti3O12薄膜形成
   　2.1.4　BiO5バッファ構造を用いたBi4Ti3O12の低温形成
   　2.1.5　2ステップ法によるBi4Ti3O12の強誘電体キャパシタ形成技術
   2.2　Si基板上へのBi4Ti3O12薄膜低温形成
   　2.2.1　Pt／Bi2SiO5／Si MIS構造とその膜特性
   　2.2.2　Bi2SiO5をゲート絶縁膜（1層）に用いたMFMIS構造
   　2.2.3　Pt／Bi4Ti3012／Pt／Bi2SiO5／Si MFMIS構造とそのダイオード特性
   

1. 強誘電体膜とその電極材料の加工性
   1.1　材料の種類
   1.2　加工の諸問題
2. エッチングヘの要求性能とハードウェアの改善
   2.1　不揮発性材料を高遠で精度良くエッチング
   2.2　長期間安定なプラズマの発生とエッチング特性
   2.3　安定した終点検出機構
   2.4　エッチング特性がパターンの粗密に影響されにくいハードウェア
   2.5　ウェーハ面内のエッチングの均一性
   2.6　誘電率の高い材料をエッチングする場合のマイクロアーキングの発生
   2.7　パーティクル発生の低減とウエットクリーニング頻度
   2.8　ポスト・トリートメントが可能な機構
3. エッチングプロセスヘの要求

1. Ptエッチングの課題
   1.1　パターン側壁へのデポ
   1.2　エッチング装置内壁へのデポ
   1.3　石英窓へのデポ
2. Ptエッチングの技術開発
   2.1　マスク材料の選択
   2.2　マスクの形状の最適化
   2.3　プロセスガス条件の最適化
3. サブクオータミクロンPtエッチング技術の展望
   3.1　ハードマスクによる高温エッチング
   3.2　エッチ後側壁デポ膜を剥離する方法
4. 側壁デポ物形成原理
   4.1　実験方法
   4.2　実験結果
   4.3　側壁デポ形成原理の考察
   4.4　側壁デポ低減への指針

1. メモリセル技術と最近の展開
   1.1　メモリセル方式
   1.2　メモリセル構造
2. プロセスダメージとその対策技術
   2.1　プロセスダメージの実態
   2.2　水素劣化と対策技術
   　2.2.1　強誘電体薄膜の水素耐性向上
   　2.2.2　電極材料の水素解離作用の低減
   　2.2.3　絶縁膜中の水素含有量低減
   　2.2.4　水素ブロッキング
3. FeRAMプロセスの現状と今後の技術課題
   3.1　FeRAMプロセス技術の現状
   　3.1.1　成膜技術
   　3.1.2　加工技術
   　3.1.3　電極技術
   　3.1.4　クロスコンタミネーション
   3.2　FeRAM混載技術
   3.3　FeRAM高集積化の今後の技術課題
   　3.3.1　SBT低温成膜技術
   　3.3.2　耐熱性電極技術
   　3.3.3　スタック型SBTキャパシタ形成技術

1. メモリセル方式の分類
2. 蓄積容量型メモリセル
3. 1T1Cセルによる動作説明
4. 2T2Cセル
5. 1T2Cセル
6. チェインセル

1. メモリセル構造の変遷
   1.1　プレーナーセル
   1.2　CUB（Capacitor Under Bit-line）セル
   1.3　FCOB（Ferroelectric Capacitor over Bit-line）セル
   1.4　プラグ接続を用いた立体セル
2. メモリセノレ微細化の技術課題
   2.1　キャパシタ構造
   2.2　メモリ部プラグ

1. 水素による劣化のモデル
2. IrO2上部電極技術
3. キャッピング効果

1. 強誘電体成膜プロセス
   1.1　ゾル・ゲル法
   1.2　スパッタリング法
   1.3　MOCVD法
2. 加工プロセス
3. プロセスデグラデーション
4. 信頼性

1. 量産化プロセスの現状
   1.1　量産プロセスフロー
   1.2　強誘電体キャパシタ形成
   　1.2.1　強誘電体薄膜形成
   　1.2.2　強誘電体・電極ドライエッチング
   　1.2.3　キャパシタ保護膜・コンタクト
   1.3　配線・保護膜工程
2. デバイス特性
3. デバイス信頼性

1. 強誘電体メモリ搭載システムLSI
2. 強誘電体メモリ混載プロセス技術
   2.1　多層配線技術
   2.2　セル面積縮小
   　2.2.1　STCセル
   　2.2.2　キャパシタ面積縮小
   2.3　プロセス温度低減

1. CMOSとの整合性
   1.1　FeRAM混載のプロセスフロー
   1.2　FeRAM混載のプロセス課題
   　1.2.1　CMOS特性への影響
   　1.2.2　配線形成
   1.3　FeRAM混載のプロセス技術
   　1.3.1　電極へのコンタクト形成
   　1.3.2　シリコン基板へのコンタクト形成
   　1.3.3　保護膜形成
2. FeRAM混載のキャパシタに要求される性能と実力
   2.1　初期特性
   2.2　信頼性
   2.3　その他の要求される性能
3. 将来展望−微細化への対応−
   3.1　強誘電体低温焼結技術
   3.2　電極加工技術
   3.3　バリアメタル技術

1. FRAMデバイスの市場動向
2. 富士通FRAMデバイスのプロセス設計方針
3. 富士通0.5μm-FRAMデバイスプロセス技術
4. CMOSロジック／FRAM混載技術
5. 試作チップ
6. PZTのプロセス劣化

1. FeRAMの概要
2. FeRAM混載ロジックLSIの現状
3. 混載対応FeRAMセル面積縮小化技術